SULJE VALIKKO
KIRJAUDU
Englanninkielisten kirjojen poikkeusaikata... LUE LISÄÄ
| Verification Techniques for System-Level Design 81,40 € Elsevier Science & Technology Sivumäärä: 256 sivua Asu: Kovakantinen kirja Julkaisuvuosi: 2007, 12.12.2007 (lisätietoa) Kieli: Englanti This book will explain how to verify SoC (Systems on Chip) logic designs using “formal and “semiformal verification techniques. The critical issue to be addressed is whether the functionality of the design is the one that the designers intended. Simulation has been used for checking the correctness of SoC designs (as in “functional verification), but many subtle design errors cannot be caught by simulation. Recently, formal verification, giving mathematical proof of the correctness of designs, has been gaining popularity.For higher design productivity, it is essential to debug designs as early as possible, which this book facilitates. This book covers all aspects of high-level formal and semiformal verification techniques for system level designs. Tilaustuote | Arvioimme, että tuote lähetetään meiltä noin 1-3 viikossa. | Tilaa jouluksi viimeistään 27.11.2024. Tuote ei välttämättä ehdi jouluksi.
Myymäläsaatavuus
Näytä kaikki tuotetiedotISBN: 9780123706164 Aihealue: |
Sisäänkirjautuminen
Kirjaudu sisäänRekisteröityminen |
Oma tili
Omat tiedotOmat tilaukset Omat laskut |
Lisätietoja
AsiakaspalveluTietoa verkkokaupasta Toimitusehdot Tietosuojaseloste |